CPU キャッシュのレイテンシを測る

Sun, 16 Aug 2026 00:00:00 +0000

CPU の演算と比べて主記憶（DRAM）へのアクセスは遅く、多くのアプリケーションでメモリアクセスが性能のボトルネックになります。この問題に対処するため、現代の CPU は内部に高速なキャッシュメモリを備えています。キャッシュ内のデータを再利用できれば、主記憶へのアクセス回数を減らすことができます。

キャッシュを有効活用するためには、キャッシュの階層構造や各階層のレイテンシを定量的に把握しておくことが重要です。そういった情報は、CPU の仕様書に書かれているものですが、今回は実測してみようと思います。どのようなプログラムならば仕様書に記載されている通りの性能が出るのかを知っておくことは有益ですし、情報が公開されていないプロセッサが出てきた場合にも計測できると便利ですからね。

メモリ階層

DRAM 上のデータは、キャッシュライン単位¹でキャッシュに読み込まれます。読み込まれたデータはしばらくの間キャッシュに置かれているため、同じキャッシュライン上のデータに複数回アクセスする場合は、高速に取得できます。

現代の CPU の多くは、速度と容量の異なる複数のキャッシュを持っています。一般に容量の大きいキャッシュほど、アクセスにかかる時間（レイテンシ）も大きくなります。

レジスタ、キャッシュ、DRAM の速度と容量の関係

CPU はメモリ上のデータにアクセスする際、まず L1 キャッシュに目的のデータが存在するかを確認します。L1 キャッシュにデータが存在する場合（キャッシュヒット時）はそれを参照し、存在しない場合（キャッシュミス時）は、L2 や L3 キャッシュ、DRAM からデータを取得します。

キャッシュ構成の例

例として、AMD Ryzen 7 4700U (Zen 2) のキャッシュ構成を lstopo コマンドで確認してみます。

`1`	`$ lstopo --no-io --no-icaches --no-legend`

AMD Ryzen 7 4700U のキャッシュ構成

CPU コアは 8 個
L1 キャッシュと L2 キャッシュはコアごとに独立しており、容量はそれぞれ 32 KiB、512 KiB
L3 キャッシュはコア 0〜3 とコア 4〜7 でそれぞれ共有されており、容量は 4 MiB × 2

各階層のキャッシュラインサイズや way 数は次のコマンドで取得できます。

cache on tmtoku

CPU キャッシュのレイテンシを測る

メモリ階層

キャッシュ構成の例